IBM、ナノスタックで密度2倍・省エネ70%｜ムーアの法則を10年延命

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📑 目次

なぜ今「上に積む」のか——ムーアの法則の壁
技術の仕組み——ケーキのように層を重ねる
競合との違い——AMDやHuaweiとは異なるアプローチ
AI需要が追い風——データセンターの電力問題に応える
課題と展望——歩留まりと熱管理
まとめ
参考・出典

2026年6月25日、IBMは「ナノスタック」と呼ぶ新しいチップアーキテクチャの試作品を発表した。爪の大きさの面積に約1000億個のトランジスタを詰め込むこの技術は、2021年発表の前世代比で密度を2倍に高め、処理性能を最大50%向上させながらエネルギー効率を最大70%改善する。「ムーアの法則はあと10〜15年は続けられる」と技術分析企業TechInsightsの専門家が評価するこの発表は、AI需要が爆発的に増加するなか電力消費の限界を迎えつつあるデータセンター業界に、半導体側からの解決策を示す試みだ。

なぜ今「上に積む」のか——ムーアの法則の壁

半世紀にわたりコンピュータ産業を牽引してきたムーアの法則は、トランジスタを小さくすることで性能を向上させてきた。しかし近年、トランジスタのサイズは量子力学が干渉する領域（数十ナノメートル）に近づき、これ以上の微細化は困難になっている。

そこで業界が注目するのが「上に積む」アプローチだ。都市計画でいえば、土地が足りなければ高層ビルを建てるのと同じ発想だ。IBMが今回発表したナノスタック技術はその具体的な実装で、シリコンチップ上にトランジスタを2層垂直に積層する構造（CFET：補完型電界効果トランジスタ）を採用する。IBM Research責任者のジェイ・ガンベッタ氏は「段階的な進歩ではなく、意味のある飛躍的進展だ」と述べた。

技術の仕組み——ケーキのように層を重ねる

IBMのナノスタックは製造プロセスの精緻さが肝だ。まずシリコン上に第1層のトランジスタを作製し、その上にシリコン層を重ねて第2層のトランジスタを直接製造する。最後に2層間に電気接続を形成する。

IBMの設計の差別化点は、第2層のトランジスタが第1層の真上でなく「段違い」に配置されることだ。この工夫により配線が簡素化され、ナノメートル単位の精密な層アライメントが実現できる。チップの動作チャネルは15原子厚のナノシート3枚で構成され、各ナノシートは9ナノメートル間隔で配置される。

今回の試作チップは「0.7ナノメートル」と呼ばれるが、これは業界慣習の世代名であり物理的な寸法ではない。イリノイ大学の材料科学教授のカオ・チン氏は「フルウェーハで最先端製造ラインを用いてトランジスタを積層できることを実証した点で変革的だ」と評価した。

競合との違い——AMDやHuaweiとは異なるアプローチ

積層チップ技術を追うのはIBMだけではない。Intel・Samsung・TSMC、そしてベルギーのImecもCFET技術を研究している。AMDの「3D V-Cache」やHuaweiの「LogicFolding」は各層を独立して製造してから貼り合わせる方式だが、IBMのナノスタックは第2層を同一ウェーハ上で直接製造するため、層間の精密な位置合わせが可能になる点が差別化要因だとカオ氏は説明した。

TechInsightsの副会長ダン・ハッチソン氏は「これによってロードマップがさらに10〜15年延びる」と評価した。IBMは今後、半導体メーカーとの提携を通じてGPUやCPUを含む多様なチップタイプへの展開を想定しており、10年以内にデータセンターでの広範な採用を見込んでいる。

AI需要が追い風——データセンターの電力問題に応える

この技術が市場インパクトを持つ背景には、AI推論・学習に使われるデータセンターの電力消費の急増がある。同じ計算量をより少ない電力で処理できるチップは、データセンター運営コストと環境負荷の両方を引き下げる切り札になりうる。70%のエネルギー効率改善という数字は、大規模データセンターでは年間の電力コストを大幅に削減する可能性を持つ。

ASMLを巡る米欧半導体規制の攻防が示すように、先端チップをめぐる地政学リスクが高まるなかで、IBMの発表は「もう一つの地平」を切り開く意味もある。垂直積層という方向性が商用化されれば、これまで微細化一辺倒だったチップ設計の常識が変わる。

課題と展望——歩留まりと熱管理

もちろん商用化への道には課題もある。第一は歩留まりだ。2層構造では上下のどちらかが不良であっても最終チップ全体が使えなくなるため、単層チップより不良率が上がりやすい。第二は熱管理で、製造工程は400℃以下を維持する必要がある。IBMはこの低温条件を達成したとしているが、具体的な方法は公表していない。

それでも業界の評価は高い。「都市計画型の解法」が半導体に本格適用される日は、かつてないほど近づいている。AI主権と推論経済を巡る今週のAIニュース5選でも取り上げたように、AI時代のインフラ競争は電力と計算効率の確保が中核テーマになっている。IBMのナノスタック技術は、その核心に迫る解の一つだ。

まとめ

IBMのナノスタックは、微細化という横への拡張が限界を迎えたチップ技術を「縦に積む」という新次元で突破しようとする試みだ。前世代比密度2倍・性能50%向上・省エネ70%という数字が商用チップで実現されれば、AI時代のデータセンターと端末の電力問題に半導体側から応える。「ムーアの法則はまだ終わっていない」——その主張を裏付ける具体的な一手が、2026年6月に打たれた。

参考・出典

【編集メモ】IBM発表（2026年6月25日）。トランジスタ数（約1000億）・密度（2倍）・性能（50%向上）・省エネ（70%改善）はIBM公式発表値。「0.7nm」はマーケティング名称で物理寸法でない点を本文で明示。400℃熱管理の詳細はIBMが非公表のため「非公表」と明記した。ガンベッタ氏、ハッチソン氏、カオ氏の発言はMIT Tech Review報道から引用。